Guía de selección de cables LVDS: impedancia, distribución de pines y construcción del cable

Un cable LVDS es un cable de impedancia controlada que transporta señalización diferencial de bajo voltaje (Low-Voltage Differential Signaling): una oscilación diferencial de ±350 mV sobre un par trenzado o twinax terminado en 100 Ω, estandarizado en TIA/EIA-644-A. Transfiere datos de alta velocidad para pantallas, cámaras de visión artificial y enlaces FPGA con bajo consumo de energía y baja EMI, razón por la cual la impedancia, el sesgo (skew) y el blindaje son factores determinantes en su selección.

La selección de un cable LVDS para Camera Link, FPD-Link o enlaces de FPGA a FPGA se reduce a cuatro especificaciones eléctricas y mecánicas:

Puntos clave

• LVDS requiere una impedancia diferencial de 100 Ω ± 10% según TIA/EIA-644-A: una tolerancia más estricta de ±5% para recorridos superiores a 1 Gbps o más de 5 metros, validados mediante TDR.
• El sesgo (skew) intra-par debe mantenerse por debajo de 20 ps/m para una operación confiable a 1 Gbps; el sesgo inter-par debe ser inferior a 50 ps/m para interfaces LVDS paralelas como Camera Link Full o FPD-Link III bidireccional.
• Las construcciones de par trenzado blindado (STP) y twinax dominan el cableado LVDS: STP para recorridos de menos de 5 m a 1 Gbps; twinax con blindaje individual para recorridos más largos o velocidades superiores a 2 Gbps.
• La selección del conector y la disposición de pines es específica de la aplicación: Camera Link utiliza MDR/SDR-26, FPD-Link III automotriz utiliza HSD o FAKRA, y el LVDS de backplane FPGA utiliza conectores Samtec QTH o conectores de placa a placa de alta densidad.
• La aceptación de clase 2 según IPC/WHMA-A-620 para cables LVDS requiere documentación de impedancia TDR, datos de prueba de diagrama de ojo o BERT a la velocidad nominal, además de continuidad y pruebas de alta tensión (hi-pot) según la norma.

Regla general de ingeniería: Para velocidades de datos LVDS de hasta 1 Gbps con recorridos de menos de 3 metros, especifique STP de 100 Ω ± 10%; más allá de eso, el presupuesto del enlace colapsa en términos de impedancia y sesgo a menos que se actualice a twinax con blindaje individual de ±5%.

Impedancia diferencial: Por qué 100 Ω y cómo la tolerancia afecta el margen del diagrama de ojo

LVDS está definido por TIA/EIA-644-A como un esquema de señalización diferencial con líneas de transmisión terminadas en 100 Ω, una oscilación diferencial nominal de 350 mV y un modo común de 1.2 V. La impedancia se iguala tanto en la fuente como en el receptor; cualquier desviación en la impedancia característica diferencial del cable crea una reflexión que degrada la integridad de la señal.

La tolerancia de impedancia del cable afecta directamente al margen del diagrama de ojo. Un cable de 100 Ω ± 10% puede tener discontinuidades de ±10 Ω, cada una de las cuales produce aproximadamente un 5% de reflexión de voltaje; con una oscilación de 350 mV de LVDS, eso representa 17,5 mV por discontinuidad, una fracción significativa del umbral de sensibilidad típico de 100 mV del receptor a 1+ Gbps.

Para velocidades de datos superiores a 1 Gbps o recorridos de más de 5 metros, especifique una tolerancia de ±5% y valídela con TDR en múltiples puntos. La guía de impedancia de par trenzado cubre en detalle la relación entre la geometría del conductor, la constante dieléctrica y la impedancia característica.

Sesgo intra-par e inter-par: los dos elementos del presupuesto que los ingenieros pasan por alto

La señalización diferencial rechaza el ruido de modo común solo cuando ambos conductores de un par llegan al receptor simultáneamente. El retardo de tiempo entre los dos conductores —sesgo intra-par— convierte parcialmente la señal diferencial en ruido de modo común y reduce la apertura del ojo.

El sesgo intra-par en cables LVDS de buena calidad suele estar por debajo de 10 ps/m. Para 1 Gbps (intervalo unitario de 1000 ps), la práctica habitual de la industria limita el sesgo intra-par a menos de 20 ps/m de extremo a extremo; las aplicaciones de 2+ Gbps requieren 5 ps/m. El sesgo está determinado por la coincidencia de longitud en el trenzado del conductor y por un dieléctrico uniforme alrededor de cada conductor.

El sesgo inter-par es importante para las interfaces LVDS paralelas que transportan datos relacionados: configuraciones Camera Link Medium y Full, enlaces bidireccionales FPD-Link III e interfaces de pantalla paralelas. Un sesgo inter-par superior a 50 ps/m obliga a utilizar lógica de corrección de sesgo (de-skew) en el receptor o limita la velocidad máxima de datos del canal más lento.

El sesgo es una de las razones más comunes por las que los cables LVDS que superan las pruebas de impedancia y continuidad aún fallan en la aceptación del diagrama de ojo. Especifique las tolerancias tanto intra-par como inter-par como partidas separadas.

Construcción del cable: STP, Twinax y geometría del hilo de drenaje

Tres construcciones cubren la mayoría de las aplicaciones LVDS, distinguidas por cómo se blinda cada par y cómo se termina el hilo de drenaje.

Par trenzado blindado (STP) envuelve cada par trenzado en una lámina de aluminio-poliéster con un hilo de drenaje, y luego agrupa los pares dentro de una malla general. Es el estándar para recorridos Camera Link Base/Medium de menos de 5 metros. La lámina proporciona una atenuación de ~60 dB entre 30 MHz y 1 GHz; la malla general maneja la EMI externa. La comparativa de blindaje EMI cubre el equilibrio entre lámina y malla.

Twinax (par coaxial blindado individualmente) utiliza dos conductores paralelos de estilo coaxial con blindajes de lámina individuales e hilos de drenaje, a menudo con una malla general. Se utiliza para LVDS de alta velocidad superior a 2 Gbps (Camera Link Full, FPD-Link IV, backplane FPGA de alta velocidad) donde la disciplina de impedancia controlada de la geometría coaxial supera la tolerancia del par trenzado.

La terminación del hilo de drenaje es la especificación LVDS más pasada por alto: el hilo de drenaje debe estar conectado a la tierra del chasis en el receptor para el retorno de la corriente de blindaje. Los hilos de drenaje sin terminar actúan como antenas e inyectan ruido de modo común a través de acoplamiento capacitivo. La guía de conexión a tierra del blindaje cubre la decisión entre punto único frente a multipunto para LVDS.

Para un ensamblaje de cable personalizado híbrido que transporte LVDS más alimentación de CC, un subconjunto blindado interno para los pares LVDS evita que el ruido de conmutación de la fuente se acople a los pares de alta velocidad.

Estándares de conectores y distribución de pines: Camera Link, FPD-Link, MDR, Hirose, JAE

La selección del conector LVDS está impulsada por la aplicación: el mismo cable de 100 Ω se termina en diferentes estándares de conectores según el sistema host.

Camera Link utiliza el conector MDR-26 (Mini D Ribbon) en el lado de la cámara y SDR-26 en el capturador de fotogramas según la norma AIA Camera Link rev 2.0. Las configuraciones Base, Medium y Full utilizan diferentes cantidades de pares dentro del conector de 26 pines: 4 pares de datos más 1 de reloj para Base, 8+1 para Medium, 12+1 para Full.

FPD-Link III y FPD-Link IV (Texas Instruments) utilizan conectores HSD o FAKRA Z-key en aplicaciones automotrices, donde el ensamblaje de cables automotrices debe soportar vibraciones, humedad y ciclos de temperatura según AEC-Q200 y especificaciones automotrices equivalentes.

FPGA-to-FPGA backplane LVDS utiliza normalmente conectores de placa a placa de alta densidad Samtec QTH/QSH o Molex Impel, terminados como un arnés de cables de alta velocidad Samtec personalizado. Estos especifican valores de impedancia y diafonía por pin que deben coincidir en la interfaz del cable.

M-LVDS (Multipoint-LVDS, TIA/EIA-899) utiliza los mismos estándares de cable pero con diferentes niveles de transceptor y terminación multipunto. La selección del cable sigue las mismas reglas de impedancia y sesgo (skew); la disposición de pines es específica de la aplicación.

La selección del conector LVDS afecta la integridad de la señal y el costo de ensamblaje. Familias comunes utilizadas en arneses LVDS personalizados:

• Serie Hirose DF — paso fino, chapado en oro; estándar en un arnés de cables Hirose para sensores industriales y visión artificial
• JST GH / SH / SR — factor de forma pequeño; común en sistemas integrados y dispositivos médicos
• Molex Pico-Clasp / Pico-EZmate — de placa a cable para pares LVDS compactos
• Samtec QStrip / Final Inch — conectores de alta densidad con impedancia caracterizada para diseños de >1 Gbps
• Amphenol Mini-IO — versiones con bloqueo para aplicaciones automotrices e industriales robustas

La convención de disposición de pines es crítica. Los pares diferenciales deben ocupar pines adyacentes (P/N en posiciones consecutivas) para mantener el acoplamiento electromagnético entre los conductores. Si el mapeo del conector divide un par en pines no adyacentes o filas diferentes, el rechazo de ruido de modo común colapsa y se acumula el sesgo (skew). Verifique que el mapa de pines del receptor coincida con el mapa de pines del transmisor antes de especificar el ensamblaje del cable; los errores de disposición de pines son la causa más común de falla del enlace LVDS en la primera construcción.

LVDS para pantallas y enlaces eDP

La interconexión de pantallas es una de las aplicaciones más grandes de LVDS. Históricamente, las pantallas planas transmitían datos de píxeles a través de pares LVDS paralelos (la interfaz "panel LVDS" o FPD-Link), y el DisplayPort integrado (eDP) le sucedió para paneles de portátiles y dispositivos móviles utilizando pares diferenciales bajo el mismo principio de impedancia controlada. Los cables de panel suelen ser microcoaxiales de paso fino o STP fabricados a 100 Ω y terminados en conectores de placa a placa como la serie FI de JAE, CABLINE de I-PEX o la serie DF de Hirose.

Las reglas eléctricas son idénticas a cualquier enlace LVDS (impedancia de 100 Ω, sesgo intra-par ajustado y blindaje de par), pero el factor de forma mecánico se reduce drásticamente para la integración en el panel, que es donde la selección del conector y la gestión de la curvatura dominan el diseño.

Compensaciones entre longitud de cable, velocidad de datos y preénfasis

La longitud del cable LVDS está limitada por la atenuación por efecto pelicular, la pérdida dieléctrica y la sensibilidad de entrada del receptor. Para enlaces sin ecualización, los máximos típicos de la industria son: 5 m a 1 Gbps sobre STP, 10 m a 1 Gbps sobre twinax, 5 m a 2 Gbps sobre twinax, 7 m a 2.5+ Gbps sobre twinax con preénfasis.

Para recorridos más largos, el preénfasis del transmisor y la ecualización del receptor compensan la pérdida del cable. La mayoría de los chips SerDes LVDS modernos incluyen preénfasis programable (2–6 dB) y ecualización (CTLE o DFE) para extender la longitud útil del cable entre un 50 y un 100% sobre el máximo sin ecualización.

Para ensamblajes LVDS que se encuentran al límite del presupuesto de longitud frente a velocidad de datos, especifique la pérdida de inserción S21 del cable a la frecuencia de Nyquist operativa en lugar de solo la longitud; la pérdida del cable a 500 MHz (la frecuencia de Nyquist de 1 Gbps) es más relevante directamente que la longitud física más allá de los 5 metros.

Matriz de especificaciones de aplicación a cable LVDS

Preguntas frecuentes sobre especificaciones

¿Para qué se utiliza un cable LVDS?

Los cables LVDS transportan datos seriales de alta velocidad con bajo consumo de energía y baja EMI, por lo que predominan en enlaces de pantalla (panel y eDP), cámaras de visión artificial (Camera Link), pantallas automotrices y ADAS (FPD-Link), y enlaces de backplane de FPGA a FPGA. Todos comparten la misma construcción blindada, de bajo sesgo y diferencial de 100 Ω; el conector y el revestimiento cambian según la aplicación.

¿Qué impedancia diferencial requiere LVDS y qué tolerancia es aceptable?

LVDS requiere una impedancia característica diferencial de 100 Ω según TIA/EIA-644-A, con una tolerancia típicamente de ±10% para recorridos de hasta 1 Gbps y ±5% por encima de 1 Gbps o más allá de 5 metros. Valide la impedancia con TDR en múltiples puntos: tanto el cable sin procesar como la terminación del conector contribuyen al perfil.

¿Qué tan estricto debe ser el sesgo (skew) intra-par para LVDS de 1 Gbps?

Para LVDS de 1 Gbps (intervalo unitario de 1000 ps), el sesgo intra-par debe permanecer por debajo de 20 ps/m de extremo a extremo, incluida la contribución del conector. Para 2 Gbps y velocidades superiores, el objetivo es de 5–10 ps/m. El sesgo está determinado por el trenzado del cable y la uniformidad dieléctrica alrededor de cada conductor; especifique ambos como partidas separadas.

¿Cuándo debo especificar twinax con blindaje individual frente a STP con blindaje general?

El cable twinax es necesario cuando las velocidades de datos superan los 2 Gbps por par, la longitud del cable supera los 7 metros a 1 Gbps, o el cable pasa cerca de fuentes de interferencia agresivas (accionamientos de motor, fuentes conmutadas, transmisores de RF). El STP es suficiente para Camera Link Base a menos de 5 metros, enlaces de backplane FPGA a menos de 3 metros y cualquier aplicación LVDS por debajo de 1 Gbps en un entorno de EMI moderado.

¿Puede el mismo cable servir para aplicaciones Camera Link y FPD-Link?

La especificación eléctrica de 100 Ω es idéntica, por lo que el mismo cable base puede servir para ambas. Las diferencias radican en la conexión (MDR-26 para Camera Link frente a HSD/FAKRA para FPD-Link automotriz), la asignación de pines y los requisitos ambientales: Camera Link es para laboratorio/industrial; FPD-Link automotriz requiere componentes AEC-Q200, un rango de temperatura más amplio y pruebas de vibración.

¿Qué MOQ y tiempo de entrega se aplican a los ensamblajes de cables LVDS personalizados con datos de prueba TDR?

La selección de cables LVDS es fundamentalmente un problema de impedancia controlada y sesgo (skew) controlado con requisitos de conector y asignación de pines específicos para cada aplicación. Para velocidades de datos de hasta 1 Gbps en tramos cortos, el estándar de ingeniería es STP de 100 Ω ± 10% con sesgo intra-par documentado; más allá de eso, se vuelve necesario el uso de twinax con blindaje individual con impedancia de ±5% validada por TDR y transceptores capaces de pre-énfasis. Especifique la tolerancia de impedancia, el sesgo intra-par e inter-par y la asignación de pines del conector como partidas independientes; la continuidad y la prueba de hi-pot por sí solas no son suficientes para la aceptación de LVDS de alta velocidad.