Guía de selección de cables LVDS: Impedancia, pinout y construcción del cable

La selección de un cable LVDS para enlaces Camera Link, FPD-Link o FPGA a FPGA se reduce a cuatro especificaciones eléctricas y mecánicas:

Puntos Clave

• LVDS requiere una impedancia diferencial de 100 Ω ± 10% según TIA/EIA-644-A — tolerancia más estricta de ±5% para tramos superiores a 1 Gbps o de más de 5 metros, validada por TDR.
• El skew intrapar debe mantenerse por debajo de 20 ps/m para una operación fiable de 1 Gbps; el skew interpar por debajo de 50 ps/m para interfaces LVDS paralelas como Camera Link Full o FPD-Link III bidireccional.
• Los pares trenzados apantallados (STP) y las construcciones twinax dominan el cableado LVDS — STP para tramos inferiores a 5 m a 1 Gbps; twinax apantallado individualmente para tramos más largos o velocidades superiores a 2 Gbps.
• La selección del conector y el pinout es específica de la aplicación — Camera Link utiliza MDR/SDR-26, FPD-Link III automotriz utiliza HSD o FAKRA, LVDS de plano posterior FPGA utiliza Samtec QTH o conectores de alta densidad placa a placa.
• La aceptación IPC/WHMA-A-620 Clase 2 para cables LVDS requiere documentación de impedancia TDR, datos de prueba de diagrama de ojo o BERT a la velocidad nominal, además de continuidad y hi-pot según el estándar.

Regla general de ingeniería: Para velocidades de datos LVDS de hasta 1 Gbps con tramos inferiores a 3 metros, especifique STP de 100 Ω ± 10% — más allá de eso, el presupuesto de enlace colapsa en impedancia y skew a menos que actualice a twinax apantallado individualmente ±5%.

Impedancia Diferencial: ¿Por qué 100 Ω y Cómo la Tolerancia Afecta el Margen del Diagrama de Ojo

LVDS se define por TIA/EIA-644-A como un esquema de señalización diferencial con líneas de transmisión terminadas de 100 Ω, un swing diferencial nominal de 350 mV y 1.2 V en modo común. La impedancia se iguala tanto en la fuente como en el receptor — cualquier desviación en la impedancia característica diferencial del cable crea una reflexión que degrada la integridad de la señal.

La tolerancia de impedancia del cable afecta directamente el margen del diagrama de ojo. Un cable de 100 Ω ± 10% puede tener discontinuidades de ±10 Ω, cada una produciendo aproximadamente un 5% de reflexión de voltaje — a un swing de 350 mV de LVDS, eso son 17.5 mV por discontinuidad, una fracción significativa del umbral de sensibilidad típico del receptor de 100 mV a 1+ Gbps.

Para velocidades de datos superiores a 1 Gbps o longitudes superiores a 5 metros, especifique una tolerancia de ±5% y valide con TDR en múltiples puntos. La guía de impedancia de par trenzado cubre en detalle la relación entre la geometría del conductor, la constante dieléctrica y la impedancia característica.

Sesgo Intra-Par e Inter-Par: Los Dos Elementos Presupuestarios que los Ingenieros Pasan por Alto

La señalización diferencial rechaza el ruido de modo común solo cuando ambos conductores de un par llegan al receptor simultáneamente. El retardo entre los dos conductores — sesgo intra-par — convierte la señal diferencial parcialmente en ruido de modo común y reduce la apertura del ojo.

El sesgo intra-par en un buen cable LVDS suele ser inferior a 10 ps/m. Para 1 Gbps (unidad de intervalo de 1000 ps), la práctica típica de la industria limita el sesgo intra-par a menos de 20 ps/m de extremo a extremo; las aplicaciones de 2+ Gbps requieren 5 ps/m. El sesgo está determinado por la coincidencia de longitud en el trenzado del conductor y por un dieléctrico uniforme alrededor de cada conductor.

El sesgo inter-par es importante para las interfaces LVDS paralelas que transportan datos relacionados: configuraciones Camera Link Medium y Full, enlaces bidireccionales FPD-Link III e interfaces de pantalla paralelas. Un sesgo inter-par superior a 50 ps/m obliga a utilizar lógica de des-sesgo en el receptor o limita la velocidad de datos máxima del canal más lento.

El sesgo es una de las razones más comunes por las que los cables LVDS que pasan las pruebas de impedancia y continuidad aún fallan la aceptación del diagrama de ojo. Especifique las tolerancias intra-par e inter-par como elementos de línea separados.

Construcción del Cable: STP, Twinax y Geometría del Cable de Drenaje

Tres construcciones cubren la mayoría de las aplicaciones LVDS, distinguidas por cómo se protege cada par y cómo se termina el cable de drenaje.

Par Trenzado Blindado (STP) envuelve cada par trenzado en una lámina de aluminio-poliéster con un cable de drenaje, y luego agrupa los pares dentro de una malla general. Estándar para Camera Link Base/Medium en longitudes inferiores a 5 metros. La lámina proporciona una atenuación de ~60 dB en el rango de 30 MHz–1 GHz; la malla general maneja la EMI externa. La comparación de blindaje EMI cubre la diferencia entre lámina y malla.

Twinax (par coaxial blindado individualmente) utiliza dos conductores coaxiales paralelos con blindajes de lámina individuales y cables de drenaje, a menudo con una malla general. Se utiliza para LVDS de alta velocidad por encima de 2 Gbps (Camera Link Full, FPD-Link IV, backplane FPGA de alta velocidad) donde la disciplina de impedancia controlada de la geometría coaxial supera la tolerancia del par trenzado.

Terminación del cable de drenaje es la especificación LVDS más pasada por alto: el cable de drenaje debe conectarse a tierra del chasis en el receptor para el retorno de la corriente del blindaje. Los cables de drenaje no terminados actúan como antenas e inyectan ruido de modo común a través de acoplamiento capacitivo. La guía de conexión a tierra del blindaje cubre la decisión de punto único frente a multipunto para LVDS.

Para un conjunto de cables personalizado híbrido que transporta LVDS más alimentación de CC, un subconjunto blindado interno para los pares LVDS evita que el ruido de conmutación de la fuente se acople a los pares de alta velocidad.

Estándares de conectores y pinout: Camera Link, FPD-Link, MDR, Hirose, JAE

La selección del conector LVDS depende de la aplicación: el mismo cable de 100 Ω termina en diferentes estándares de conector según el sistema host.

Camera Link utiliza el conector MDR-26 (Mini D Ribbon) en el lado de la cámara y SDR-26 en el frame grabber según AIA Camera Link rev 2.0. Las configuraciones Base, Medium y Full utilizan diferentes recuentos de pares dentro del conector de 26 pines: 4 pares de datos más 1 reloj para Base, 8+1 para Medium, 12+1 para Full.

FPD-Link III y FPD-Link IV (Texas Instruments) utilizan conectores HSD o FAKRA con llave Z en aplicaciones automotrices, donde el conjunto de cables automotriz debe soportar vibraciones, humedad y ciclos de temperatura según AEC-Q200 y especificaciones automotrices equivalentes.

El LVDS de backplane FPGA a FPGA utiliza típicamente conectores de placa a placa de alta densidad Samtec QTH/QSH o Molex Impel, terminados como un arnés de cables de alta velocidad Samtec personalizado. Estos especifican la impedancia por pin y los valores de diafonía que deben coincidir en la interfaz del cable.

M-LVDS (Multipoint-LVDS, TIA/EIA-899) utiliza los mismos estándares de cable pero con diferentes niveles de transceptor y terminación multipunto. La selección del cable sigue las mismas reglas de impedancia y retardo; la asignación de pines es específica de la aplicación.

La selección del conector LVDS afecta la integridad de la señal y el costo de ensamblaje. Familias comunes utilizadas en arneses LVDS personalizados:

• Serie DF de Hirose — paso fino, chapado en oro; estándar en un arnés de cables Hirose para sensores industriales y visión artificial
• JST GH / SH / SR — factor de forma pequeño; común en sistemas embebidos y dispositivos médicos
• Molex Pico-Clasp / Pico-EZmate — de placa a cable para pares LVDS compactos
• Samtec QStrip / Final Inch — conectores de alta densidad y caracterizados por impedancia para diseños de >1 Gbps
• Amphenol Mini-IO — versiones con bloqueo para automoción e industrial robusto

La convención de asignación de pines es crítica. Los pares diferenciales deben ocupar pines adyacentes (P/N en posiciones consecutivas) para mantener el acoplamiento electromagnético entre los conductores. Si el mapeo del conector divide un par entre pines no adyacentes o filas diferentes, la supresión de ruido de modo común colapsa y se acumula el retardo. Verifique que el mapa de pines del receptor coincida con el mapa de pines del transmisor antes de especificar el ensamblaje del cable; los errores de asignación de pines son la causa más común de falla del enlace LVDS en la primera construcción.

Longitud del Cable, Tasa de Datos y Compensaciones de Pre-énfasis

La longitud del cable LVDS está limitada por la atenuación por efecto pelicular, la pérdida dieléctrica y la sensibilidad de entrada del receptor. Para enlaces sin ecualización, los máximos típicos de la industria son: 5 m a 1 Gbps sobre STP, 10 m a 1 Gbps sobre twinax, 5 m a 2 Gbps sobre twinax, 7 m a 2.5+ Gbps sobre twinax con pre-énfasis.

Para recorridos más largos, el pre-énfasis del transmisor y la ecualización del receptor compensan la pérdida del cable. La mayoría de los chips SerDes LVDS modernos incluyen pre-énfasis programable (2–6 dB) y ecualización (CTLE o DFE) para extender la longitud útil del cable en un 50–100% sobre el máximo sin ecualización.

Para ensamblajes LVDS en el límite del presupuesto de longitud frente a la tasa de datos, especifique la pérdida de inserción S21 del cable en la frecuencia de Nyquist operativa en lugar de solo la longitud; la pérdida del cable a 500 MHz (la frecuencia de Nyquist de 1 Gbps) es más relevante que la longitud física más allá de 5 metros.

Matriz de Especificación de Aplicación a Cable LVDS

Preguntas Frecuentes sobre Especificaciones

¿Qué impedancia diferencial requiere LVDS y qué tolerancia es aceptable?

LVDS requiere una impedancia característica diferencial de 100 Ω según TIA/EIA-644-A, con una tolerancia típica de ±10% para tramos de hasta 1 Gbps y ±5% por encima de 1 Gbps o más allá de 5 metros. Valide la impedancia con TDR en múltiples puntos; tanto el cable crudo como la terminación del conector contribuyen al perfil.

¿Qué tan ajustado debe ser el skew intrapar para LVDS de 1 Gbps?

Para LVDS de 1 Gbps (intervalo unitario de 1000 ps), el skew intrapar debe mantenerse por debajo de 20 ps/m de extremo a extremo, incluida la contribución del conector. Para 2 Gbps y más rápido, apunte a 5–10 ps/m. El skew se establece por el trenzado del cable y la uniformidad del dieléctrico alrededor de cada conductor; especifique ambos como elementos de línea separados.

¿Cuándo debo especificar twinax con blindaje individual frente a STP con blindaje general?

Se requiere twinax cuando las velocidades de datos superan los 2 Gbps por par, la longitud del cable supera los 7 metros a 1 Gbps, o el cable pasa cerca de perturbadores agresivos (accionamientos de motor, fuentes de alimentación conmutadas, transmisores de RF). STP es suficiente para Camera Link Base de menos de 5 metros, enlaces de backplane FPGA de menos de 3 metros y cualquier aplicación LVDS por debajo de 1 Gbps en un entorno EMI moderado.

¿Puede el mismo cable servir para aplicaciones Camera Link y FPD-Link?

La especificación eléctrica de 100 Ω es idéntica, por lo que el mismo cable base puede servir para ambas. Las diferencias son la conectividad (MDR-26 para Camera Link frente a HSD/FAKRA para FPD-Link automotriz), la asignación de pines y los requisitos ambientales — Camera Link es de laboratorio/industrial; FPD-Link automotriz requiere componentes AEC-Q200, un rango de temperatura más amplio y pruebas de vibración.

¿Qué MOQ y plazo de entrega se aplican a los ensamblajes de cables LVDS personalizados con datos de prueba TDR?

Las cantidades de prototipo (menos de 25 unidades) con documentación TDR suelen entregarse en 3–5 semanas. Las series de producción (500+) pasan a extrusión dedicada con impedancia controlada y se ejecutan en 6–10 semanas. El MOQ está determinado por el número de pares twinax — el twinax de par único suele tener un MOQ más bajo que las construcciones de múltiples pares. Proporcione la velocidad de datos objetivo, el conector en cada extremo, las condiciones ambientales y la documentación de prueba requerida (TDR, diagrama de ojo, BERT) para una cotización específica.

La selección de cables LVDS es fundamentalmente un problema de impedancia controlada y skew controlado con requisitos de conector y pinout específicos de la aplicación. Para velocidades de datos de hasta 1 Gbps en tramos cortos, el STP de 100 Ω ± 10% con skew intrapar documentado es la opción predeterminada de ingeniería; más allá de eso, se vuelve necesario el twinax con blindaje individual con impedancia ±5% validada por TDR y transceptores capaces de preénfasis. Especifique la tolerancia de impedancia, el skew intrapar e interpar, y el pinout del conector como elementos independientes — la continuidad y el paso hi-pot por sí solos no son suficientes para la aceptación de LVDS de alta velocidad.